Day 4 - Sequential Logic

CLK 유뮤의 따라 순차와 조합을 나눌 수 있다.

조합 논리 회로(Combinational Logical Circuit)

• Decoder ↔ Encoder
• Mux ↔ Demux
• Comparator , Adder , Subtractor —> ALU
• Gates (And, or , xor ,not…)

Clock 입력신호가 없다. 비동기적으로 동작한다.(입력 들어가면 출력이 바로 나온다)

순차 논리 회로(Sequential Logical Circuit)

• Clock 입력이 있다. (동기회로이다. → Clock을 기준으로 동작 시점이 결정된다.)
• Flip Flop, Counter, ClkDiv
• Latch , Register, Shift Register
• FSM (Finite State Machine)

LATCH

Latch , Flip-Flop

-Memory 기능

D-Flip Flop

 

 

마스터 - Low Level , 슬레이브 - High Level 이면 Rising edge D FlipFlop이고

마스터 - High Level , 슬레이브 - Low Level 이면 Falling edge D FlipFlop이다.

 

 

Data를 정확히 인식하기위해서 data가 유지해야하는 최소시간 →

이 사이에서 data값이 변하면 MetaStable(metastability) 상태가 된다.

 

전달지연 (Propagation Delay) → 입력부터 출력 나올 때까지의 총 딜레이(클락의 한계점)

글리치(glitch) 때문에 순차회로를 사용함 → 중간중간마다 레지스터 or 래치 ,플립플랍 사용

 

Pipe-Line

Clock Skew→ 클락이 각 회로마다 도착 시간의 차이가 생긴 것

 

과제

clock_upcounter.zip

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