SMART COTTAGE 하만 세미콘 아카데미 Final Project 자유 주제로 Microblaze 와 AXI4_Lite 인터페이스를 기반으로 IP를 설계하고 UVM 검증그 후 하드웨어를 주제에 맞게 제작 영상은 여기서 확인!https://www.youtube.com/watch?v=Sr0KoZ1rQuI Verilog/CPU 2024.07.07
4bit Updown Counter D Flip Flop을 2가지 방식으로 구현하나는 D_Latch를 이용하여 마스터슬레이브 방식으로 구현두 번째는 TGFF를 이용하여 D Flip FLop을 구현 TGFF의 동작방식은 다음과 같음 완성된 D F/F으로 T F/F을 설계 그 후 4bit Updown counter을 설계 및 구현한다.Cadence Virtuoso Spectre /ADE 시뮬레이션을 돌려 제대로 작동하는지 확인한다.Layout은 크기가 작으면 작을수록 유리 전력 가격 성능 등 모든 것에서 유리하므로 작게 만들면 만들수록 좋다고 할 수 있다. FULLCUSTOM IC 2024.06.24
Motor Driver 더보기module MOTOR_DIR_DET( input CLK , input ADC_CS_N , input RESET_N, input Impartial , input Outlet , input RightSmallBias, input RightBigBias , input RightBigBias_2, input RightBigBias1 , input RightBigBias1_2, input RightBigBias2.. Verilog/졸업작품 2024.06.23
IR Sensor Response 더보기module SENS_RESPONSE (input ADC_CS_N , input [7:0] ADC_CN ,input [7:0] ADC_L0 , input [7:0] ADC_R0 ,input [7:0] ADC_L1 , input [7:0] ADC_R1 ,input [7:0] ADC_L2 , input [7:0] ADC_R2 ,output L , R ,L0 , R0 , L1 , R1 ,L2 , R2,C, output Impartial ,output Outlet ,output RightSmallBias,output RightBigBias ,output RightBigBias_2,output RightBigB.. Verilog/졸업작품 2024.06.23
졸업작품 LineTracer Ultrasonic 센서 더보기module ultrasonic(clk, start, trigger, echo, distance_raw, new_measure, timeout); input clk, start, echo; output trigger, new_measure, timeout; output reg [20:0] distance_raw; parameter CLK_MHZ = 50, TRIGGER_PULSE_US = 12, TIMEOUT_MS = 25; localparam COUNT_TRIGGER_PULSE = CLK_MHZ * TRIGGER_PULSE_US; localparam COUNT_TIMEOUT = CLK_MHZ * TIMEOUT_MS * 1000; reg [20:0] counter; reg[2:0] sta.. Verilog/졸업작품 2024.06.23
졸업작품 C언어 LineTracer 구현 더보기#include #include typedef unsigned char BYTE; typedef unsigned int WORD; #define LED_L PORTD.0 /*LED 0번 PORT 설정 */ #define LED_R PORTD.1 /*LED 1번 PORT 설정 */ #define LED_C PORTD.2 /*LED 2번 PORT 설정 */ #define MOR1 PORTD.3 /*우측모터 PORT 설정 */ #define MOR2 PORTD.4 /*우측모터 PORT 설정 */ #define MOL1 PORTD.5 /*좌측모터 PORT 설정 */ #define MOL2 PORTD.6 .. Verilog/졸업작품 2024.06.23
